HYMD564M646A(L)6(rev0.2).fm

64Mx64 bits

Unbuffered DDR SO-DIMM

This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any
responsibility for use of circuits described. No patent licenses are implied.
Rev. 0.2 / June 2003 1

HYMD564M646A(L)6-J/K/H

DESCRIPTION

Hynix HYMD564M646A(L)6-J/K/H series is unbuffered 200-pin double data rate Synchronous DRAM Small Outline
Dual In-Line Memory Modules (SO-DIMMs) which are organized as 64Mx64 high-speed memory arrays. Hynix
HYMD564M646A(L)6-J/K/H series consists of eight 32Mx16 DDR SDRAM in 400mil TSOP II packages on a 200pin
glass-epoxy substrate. Hynix HYMD564M646A(L)6-J/K/H series provide a high performance 8-byte interface in
67.60mmX 31.75mm form factor of industry standard. It is suitable for easy interchange and addition.

Hynix HYMD564M646A(L)6-J/K/H series is designed for high speed of up to 166MHz and offers fully synchronous
operations referenced to both rising and falling edges of differential clock inputs. While all addresses and control inputs
are latched on the rising edges of the clock, Data, Data strobes and Write data masks inputs are sampled on both ris-
ing and falling edges of it. The data paths are internally pipelined and 2-bit prefetched to achieve very high bandwidth.
All input and output voltage levels are compatible with SSTL_2. High speed frequencies, programmable latencies and
burst lengths allow variety of device operation in high performance memory system.

Hynix HYMD564M646A(L)6-J/K/H series incorporates SPD(serial presence detect). Serial presence detect function is
implemented via a serial 2,048-bit EEPROM. The first 128 bytes of serial PD data are programmed by Hynix to identify
DIMM type, capacity and other the information of DIMM and the last 128 bytes are available to the customer.

FEATURES

ORDERING INFORMATION

Part No.

Power Supply

Clock Frequency

Interface

Form Pactor

HYMD564M646A(L)6-J

=2.5V

DDQ

=2.5V

166MHz (*DDR333)

SSTL_2

200pin Unbuffered SO-DIMM

67.6mm x 31.75mm x 1mm

HYMD564M646A(L)6-K

133MHz (*DDR266A)

HYMD564M646A(L)6-H

133MHz (*DDR266B)

512MB (64M x 64) Unbuffered DDR SO-DIMM
based on 32Mx16 DDR SDRAM

JEDEC Standard 200-pin small outline dual in-line
memory module (SO-DIMM)

2.5V +/- 0.2V VDD and VDDQ Power supply

All inputs and outputs are compatible with SSTL_2
interface

Fully differential clock operations (CK & /CK) with
133MHz/166MHz

All addresses and control inputs except Data, Data
strobes and Data masks latched on the rising edges
of the clock

Data(DQ), Data strobes and Write masks latched on

both rising and falling edges of the clock

Data inputs on DQS centers when write (centered
DQ)

Data strobes synchronized with output data for read
and input data for write

Programmable CAS Latency 2 / 2.5 supported

Programmable Burst Length 2 / 4 / 8 with both
sequential and interleave mode

tRAS Lock-out function supported

Internal four bank operations with single pulsed RAS

Auto refresh and self refresh supported

8192 refresh cycles / 64ms

* JEDEC Defined Specifications compliant

Preliminary

HYMD564M646A(L)6-J/K/H

Rev. 0.2 / June 2003

PIN DESCRIPTION

PIN ASSIGNMENT

Pin

Pin Description

Pin

Pin Description

CK0, /CK0, CK1, /CK1

Differential Clock Inputs

VDDQ

DQs Power Supply

CS0, CS1

Chip Select Input

VSS

Ground

CKE0, CKE1

Clock Enable Input

VREF

Reference Power Supply

/RAS, /CAS, /WE

Commend Sets Inputs

VDDSPD

Power Supply for SPD

A0 ~ A12

Address

SA0~SA2

PROM Address Inputs

BA0, BA1

Bank Address

SCL

PROM Clock

DQ0~DQ63

Data Inputs/Outputs

SDA

PROM Data I/O

DQS0~DQS7

Data Strobe Inputs/Outputs

VDDID

VDD Identification Flag

DM0~DM7

Data-in Mask

Do not Use

VDD

Power Supply

No Connection

Pin

Name

Pin

Name

Pin

Name

Pin

Name

Pin

Name

Pin

Name

Pin

Name

Pin

Name

VREF

VSS

101

102

151

DQ42

152

DQ46

VSS

DQ19

DQ23

103

VSS

104

VSS

153

DQ43

154

DQ47

DQ0

DQ4

DQ24

DQ28

105

106

155

VDD

156

VDD

DQ1

DQ5

VDD

107

108

157

VDD

158

/CK1

VDD

DQ25

DQ29

109

110

159

VSS

160

CK1

DQS0

DM0

DQS3

DM3

111

112

161

VSS

162

VSS

DQ2

DQ6

VSS

113

VDD

114

VDD

163

DQ48

164

DQ52

VSS

DQ26

DQ30

115

A10/AP

116

BA1

165

DQ49

166

DQ53

DQ3

DQ7

DQ27

DQ31

117

BA0

118

/RAS

167

VDD

168

VDD

DQ8

DQ12

VDD

119

/WE

120

/CAS

169

DQS6

170

DM6

VDD

121

/CS0

122

/CS1

171

DQ50

172

DQ54

DQ9

DQ13

123

124

173

VSS

174

VSS

DQS1

DM1

VSS

125

VSS

126

VSS

175

DQ51

176

DQ55

VSS

127

DQ32

128

DQ36

177

DQ56

178

DQ60

DQ10

DQ14

129

DQ33

130

DQ37

179

VDD

180

VDD

DQ11

DQ15

VDD

131

VDD

132

VDD

181

DQ57

182

DQ61

VDD

133

DQS4

134

DM4

183

DQS7

184

DM7

CK0

VDD

135

DQ34

136

DQ38

185

VSS

186

VSS

/CK0

VSS

137

VSS

138

VSS

187

DQ58

188

DQ62

VSS

139

DQ35

140

DQ39

189

DQ59

190

DQ63

DQ16

DQ20

VDD

141

DQ40

142

DQ44

191

VDD

192

VDD

DQ17

DQ21

VDD

143

VDD

144

VDD

193

SDA

194

SA0

VDD

CKE1

CKE0

145

DQ41

146

DQ45

195

SCL

196

SA1

DQS2

DM2

147

DQS5

148

DM5

197 VDDSPD 198

SA2

DQ18

DQ22

A12

100

A11

149

VSS

150

VSS

199

VDDID

200

HYMD564M646A(L)6-J/K/H

Rev. 0.2 / June 2003

FUNCTIONAL BLOCK DIAGRAM

/CS0

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM0

DQS0

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM1

DQS1

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM2

DQS2

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM3

DQS3

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM4

DQS4

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM5

DQS5

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM6

DQS6

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM7

DQS7

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS1

BA0-BA1

SDRAMs D0 D7

A0 - A12

SDRAMs D0 D7

/RAS

SDRAMs D0 D7

/CAS

SDRAMs D0 D7

/WE

SDRAMs D0 D7

CKE0

SDRAMs D0 D3

CKE1 SDRAMz D4 - D7

VDDSPD

VREF

VSS

VDDID

SPD

D0 - D7

. .

Strap:see Note 4

VDD/VDDQ

Notes:

DQ wiring may differ from that described in this drawing ;

however DQ/DM/DQS relationship are maintained as shown.

VDDID strap connections;

(for memory device VDD, VDDQ) :

Strap out :(open) : VDD=VDDQ
Strap In (Vss) : VDD= VDDQ

Serial PD

SCL
SA0
SA1
SA2

SDA

A0
A1
A2

/CS0

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM0

DQS0

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM1

DQS1

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM2

DQS2

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM3

DQS3

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM4

DQS4

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM5

DQS5

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM6

DQS6

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM7

DQS7

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS1
/CS0

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM0

DQS0

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM1

DQS1

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM0

DQS0

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM1

DQS1

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM2

DQS2

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM3

DQS3

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM4

DQS4

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM5

DQS5

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM4

DQS4

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM5

DQS5

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM6

DQS6

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM7

DQS7

/CS

LDQS

LDM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

UDQS

UDM

I/O 8

I/O 9

I/O 10

I/O 11

I/O 12

I/O 13

I/O 14

I/O 15

/CS1

BA0-BA1

SDRAMs D0 D7

A0 - A12

SDRAMs D0 D7

/RAS

SDRAMs D0 D7

/CAS

SDRAMs D0 D7

/WE

SDRAMs D0 D7

CKE0

SDRAMs D0 D3

CKE1 SDRAMz D4 - D7

BA0-BA1

SDRAMs D0 D7

A0 - A12

SDRAMs D0 D7

/RAS

SDRAMs D0 D7

/CAS

SDRAMs D0 D7

/WE

SDRAMs D0 D7

CKE0

SDRAMs D0 D3

CKE1 SDRAMz D4 - D7

VDDSPD

VREF

VSS

VDDID

SPD

D0 - D7

. .

Strap:see Note 4

VDD/VDDQ

VDDSPD

VREF

VSS

VDDID

SPD

D0 - D7

. .

Strap:see Note 4

VDD/VDDQ

Notes:

DQ wiring may differ from that described in this drawing ;

however DQ/DM/DQS relationship are maintained as shown.

VDDID strap connections;

(for memory device VDD, VDDQ) :

Strap out :(open) : VDD=VDDQ
Strap In (Vss) : VDD= VDDQ

Serial PD

SCL
SA0
SA1
SA2

SDA

A0
A1
A2

Serial PD

SCL
SA0
SA1
SA2

SDA

A0
A1
A2

HYMD564M646A(L)6-J/K/H

Rev. 0.2 / June 2003

ABSOLUTE MAXIMUM RATINGS

Note : Operation at above absolute maximum rating can adversely affect device reliability

DC OPERATING CONDITIONS

(TA=0 to 70

C, Voltage referenced to V

= 0V)

Note :
1. V

DDQ

must not exceed the level of V

2. V

(min) is acceptable -1.5V AC pulse width with < 5ns of duration.

3. The value of V

REF

is approximately equal to 0.5V

DDQ

AC OPERATING CONDITIONS

(TA=0 to 70

C, Voltage referenced to V

= 0V)

Note :
1. VID is the magnitude of the difference between the input level on CK and the input on /CK.
2. The value of V IX is expected to equal 0.5*V DDQ of the transmitting device and must track variations in the DC level of the same.

Parameter

Symbol

Rating

Unit

Ambient Temperature

0 ~ 70

Storage Temperature

STG

-55 ~ 125

Voltage on Any Pin relative to V

, V

OUT

-0.5 ~ 3.6

Voltage on V

relative to V

-0.5 ~ 3.6

Voltage on V

DDQ

relative to V

DDQ

-0.5 ~ 3.6

Output Short Circuit Current

Power Dissipation

Soldering Temperature Þ Time

SOLDER

260 / 10

C / Sec

Parameter

Symbol

Min

Typ.

Max

Unit

Note

Power Supply Voltage

2.3

2.5

2.7

Power Supply Voltage

DDQ

2.3

2.5

2.7

Input High Voltage

REF

+ 0.15

DDQ

+ 0.3

Input Low Voltage

-0.3

REF

- 0.15

Termination Voltage

REF

- 0.04

REF

+ 0.04

Reference Voltage

REF

0.49*VDDQ

0.5*VDDQ

0.51*VDDQ

Parameter

Symbol

Min

Max

Unit

Note

Input High (Logic 1) Voltage, DQ, DQS and DM signals

IH(AC)

REF

+ 0.31

Input Low (Logic 0) Voltage, DQ, DQS and DM signals

IL(AC)

REF

- 0.31

Input Differential Voltage, CK and /CK inputs

ID(AC)

0.7

DDQ

+ 0.6

Input Crossing Point Voltage, CK and /CK inputs

IX(AC)

0.5*V

DDQ

-0.2

0.5*V

DDQ

+0.2

Ð­Ð»ÐµÐºÑ‚Ñ€Ð¾Ð½Ð½Ñ‹Ð¹ ÐºÐ¾Ð¼Ð¿Ð¾Ð½ÐµÐ½Ñ‚: HYMD564M646AL6-H

ÐÐ»ÐµÐºÑ‚Ñ€Ð¾Ð½Ð½Ñ‹Ð¹ ÐºÐ¾Ð¼Ð¿Ð¾Ð½ÐµÐ½Ñ‚: HYMD564M646AL6-H