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- GENERAL DESCRIPTION
- FEATURES IN COMMON WITH XA-G3
- XA-C3 SPECIFIC FEATURES
- XA-C3 CAN AND CTL FEATURES
- LOGIC SYMBOL AND BLOCK DIAGRAM
- UPGRADING XA-G3 DESIGNS TO CAN
- ORDERING INFORMATION
- PIN CONFIGURATIONS
- LOGIC SYMBOL
- BLOCK DIAGRAM
- PIN DESCRIPTIONS
- SPECIAL FUNCTION REGISTERS
- MEMORY-MAPPED REGISTERS
- XA-C3 TIMER/COUNTERS
- New Enhanced Mode 0
- Timer T2
- Programmable Clock-Out
- WATCHDOG TIMER
- Watchdog Function
- Watchdog Control Register (WDCON)
- UART
- Serial Port Control Register
- Transmit Interrupt Flag
- 9-Bit Mode
- Bypassing Double-Buffering
- CLOCKING SCHEME AND BAUD RATE GENERATION
- Baud Rates for UART Modes 0 and 2
- Baud Rate Calculations for UART Modes 0 and 2
- Baud Rates for UART Modes 1 and 3
- Baud Rate Calculations for UART Modes 1 and 3
- Using Timer 2 to Generate Baud Rates
- UART Interrupt Scheme
- Multiprocessor Communications
- INPUT/OUTPUT PORT PIN CONFIGURATION
- EXTERNAL BUS
- RESET
- RST/Pin Properties and Requirements
- Power-On Reset
- Other Reset Effects
- Reset Timing
- ABSOLUTE MAXIMUM RATINGS
- DC ELECTRICAL CHARACTERISTICS
- AC ELECTRICAL CHARACTERISTICS
- EPROM CHARACTERISTICS
- XA-C3 OVERVIEW
- CTL/CAN Functionality of the XA-C3
- MEMORY MAPS
- CAN CORE BLOCK (CCB)
- CAN/CTL MESSAGE HANDLER
- RTR Handling
- MEMORY INTERFACE UNIT
- PACKAGE
- Data sheet status
- Definitions
- Disclaimers
Philips
Semiconductors
XA-C3
XA 16-bit microcontroller family
32K/1024 OTP CAN transport layer controller
1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID Filters, transport layer
co-processor
Preliminary specification
Supersedes data of 1999 Dec 20
2000 Jan 25
INTEGRATED CIRCUITS
Philips Semiconductors
Preliminary specification
XA-C3
XA 16-bit microcontroller family
32K/1024 OTP CAN transport layer controller
1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID filters, transport layer co-processor
2000 Jan 25
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GENERAL DESCRIPTION
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FEATURES IN COMMON WITH XA-G3
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XA-C3 SPECIFIC FEATURES
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XA-C3 CAN AND CTL FEATURES
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LOGIC SYMBOL AND BLOCK DIAGRAM
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UPGRADING XA-G3 DESIGNS TO CAN
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ORDERING INFORMATION
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44-Pin PLCC Package
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44-pin LQFP package
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LOGIC SYMBOL
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BLOCK DIAGRAM
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PIN DESCRIPTIONS
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SPECIAL FUNCTION REGISTERS
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MEMORY-MAPPED REGISTERS
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XA-C3 TIMER/COUNTERS
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Timer 0 and Timer 1
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New Enhanced Mode 0
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Mode 1
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Mode 2
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Mode 3
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New Timer-Overflow Toggle Output
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Timer T2
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Capture Mode
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Auto-Reload Mode (Up or Down Counter)
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Baud Rate Generator Mode
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Programmable Clock-Out
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WATCHDOG TIMER
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Watchdog Function
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Watchdog Control Register (WDCON)
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Watchdog Detailed Operation
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WDCON Register Bit Definitions
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UART
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Serial Port Control Register
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Transmit Interrupt Flag
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9-Bit Mode
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Bypassing Double-Buffering
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CLOCKING SCHEME AND BAUD RATE GENERATION
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Clock Rates for all UART Modes
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Baud Rates for UART Modes 0 and 2
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Baud Rate Calculations for UART Modes 0 and 2
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Baud Rates for UART Modes 1 and 3
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Baud Rate Calculations for UART Modes 1 and 3
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Baud Rate calculations for UART Mode 1 and 3:
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Using Timer 2 to Generate Baud Rates
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UART Interrupt Scheme
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Multiprocessor Communications
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Error Handling, Status Flags and Break Detect
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Automatic Address Recognition
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INPUT/OUTPUT PORT PIN CONFIGURATION
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EXTERNAL BUS
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RESET
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RST/Pin Properties and Requirements
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Power-On Reset
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Other Reset Effects
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Philips Semiconductors
Preliminary specification
XA-C3
XA 16-bit microcontroller family
32K/1024 OTP CAN transport layer controller
1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID filters, transport layer co-processor
2000 Jan 25
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Reset Timing
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Power Reduction Modes
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Interrupts
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Interrupt Types
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Interrupt Structures
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Event Interrupt Handling
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Interrupt Priority Details
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ABSOLUTE MAXIMUM RATINGS
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DC ELECTRICAL CHARACTERISTICS
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AC ELECTRICAL CHARACTERISTICS
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EPROM CHARACTERISTICS
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Security Bits
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XA-C3 OVERVIEW
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Introduction
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Definition of Terms
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Standard and Extended CAN Frames
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Acceptance Filtering
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Message Object
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CAN Arbitration ID
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Screener ID
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Match ID
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Mask
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CTL
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Fragmented Message
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Message Buffer
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MMR
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CTL/CAN Functionality of the XA-C3
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Message Objects / Message Management
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Acceptance Filtering
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Message Storage
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Transmit PreArbitration
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Remote Frame Handling
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MEMORY MAPS
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Data Memory Space
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Code Memory Space
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CAN CORE BLOCK (CCB)
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CAN Bus Timing
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CAN System Clock
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Samples Per Bit
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Location of Sample Point
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Synchronization Jump Width
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CANBTR: CAN Bus Timing Register
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CAN Command and Status Registers
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Two Modes in CAN Core Operation
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CANCMR: CAN Command Register
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CANSTR: CAN Status Register
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CAN/CTL MESSAGE HANDLER
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Message Objects
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Receive Message Objects and the Receive Process
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Acceptance Filtering
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Message Storage
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Message Assembly
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Transmit Message Objects and the Transmit Process
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PreArbitration Based on Priority (default mode)
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Philips Semiconductors
Preliminary specification
XA-C3
XA 16-bit microcontroller family
32K/1024 OTP CAN transport layer controller
1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID filters, transport layer co-processor
2000 Jan 25
iii
PreArbitration Based on Object Number
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Message Retrieval
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Transmission of Fragmented Messages
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RTR Handling
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Receiving an RTR Frame
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Transmitting an RTR Frame
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Data integrity issues
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Using the Semaphore Bits, SEM1 and SEM0
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Avoiding Data Corruption for Transmit Message Objects
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OSEK, DEVICENET, AND CANOPEN FRAMES OF INTEREST
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OSEK ConsecutiveFrame
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DeviceNet I/O Message
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CANopen Download Domain Segment Request
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CANopen AutoAcknowledge Tx Response to Download Domain Segment
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CAN/CTL RELATED INTERRUPTS
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Rx and Tx Message Complete Interrupts
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Rx Buffer Full Interrupt
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Message Error Interrupt
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Tx Buffer Underflow
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Fragmentation Error
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Frame Error Interrupt
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Bus Error
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PreBuffer Overflow
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Arbitration Lost
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Error Warning
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Error Passive
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Bus Off
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CAN Interrupt Registers
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CANINTFLG (CAN Interrupt Flag Register)
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FESTR (Frame Error Status Register)
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FEENR (Frame Error Enable Register)
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MCIR (Message Complete Info Register)
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MEIR (Message Error Info Register)
51
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MCPLH (Message Complete Status Flags High)
51
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MCPLL (Message Complete Status Flags Low)
52
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TxERC (Tx Error Counter)
52
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RxERC (Rx Error Counter)
52
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EWLR (Error Warning Limit Register)
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ECCR (Error Code Capture Register)
52
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ALCR (Arbitration Lost Capture Register)
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CAN Interrupt SFRs
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POWERDOWN AND IDLE MODE
53
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Background: XA PowerDown and Idle modes
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XA-C3 Idle Mode
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XA-C3 PowerDown Mode
53
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CAN Sleep Enable
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MEMORY INTERFACE UNIT
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General Description
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Summary of features
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Memory Mapped Registers (MMRs)
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Special Function Register MRBH
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Special Function Register MRBL
55
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OnChip Message Buffer RAM (XRAM)
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MBXSR (Message Buffer and XRAM Segment Register)
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Philips Semiconductors
Preliminary specification
XA-C3
XA 16-bit microcontroller family
32K/1024 OTP CAN transport layer controller
1 UART, 1 SPI Port, CAN 2.0B, 32 CAN ID filters, transport layer co-processor
2000 Jan 25
iv
XRAMB (XRAM Base Address)
56
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MIF Control and Configuration Registers
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MIFCNTL (SFR)
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MIFBTRL (Memory Interface Bus Timing Register Low, MMR)
57
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MIFBTRH (Memory Interface Bus Timing Register High, MMR)
57
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Bus Arbitration
57
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SPI Port
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SPICFG (MMR)
57
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SPIDATA (MMR)
57
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SPICS (MMR)
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