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256Mb
DDR SDRAM
Rev. 0.4 May. 2002
Double-data-rate architecture; two data transfers per clock cycle
Bidirectional data strobe(DQS)
Four banks operation
Differential clock inputs(CK and CK)
DLL aligns DQ and DQS transition with CK transition
MRS cycle with address key programs
-. Read latency 2, 2.5 (clock)
-. Burst length (2, 4, 8)
-. Burst type (sequential & interleave)
All inputs except data & DM are sampled at the positive going edge of the system clock(CK)
Data I/O transactions on both edges of data strobe
Edge aligned data output, center aligned data input
LDM,UDM/DM for write masking only
Auto & Self refresh
7.8us refresh interval(8K/64ms refresh)
Maximum burst refresh cycle : 8
66pin TSOP II package
Key Features
Operating Frequencies
*CL : Cas Latency
- B3(DDR333)
- A2(DDR266A)
- B0(DDR266B)
- A0(DDR200)
Speed @CL2
133MHz
133MHz
100MHz
100MHz
Speed @CL2.5
166MHz
133MHz
133MHz
-
Part No.
Org.
Max Freq.
Interface
Package
K4H560438D-TC/LB3
64M x 4
B3(DDR333@CL=2.5)
SSTL2
66pin TSOP II
K4H560438D-TC/LA2
A2(DDR266@CL=2)
K4H560438D-TC/LB0
B0(DDR266@CL=2.5)
K4H560438D-TC/LA0
A0(DDR200@CL=2)
K4H560838D-TC/LB3
32M x 8
B3(DDR333@CL=2.5)
SSTL2
66pin TSOP II
K4H560838D-TC/LA2
A2(DDR266@CL=2)
K4H560838D-TC/LB0
B0(DDR266@CL=2.5)
K4H560838D-TC/LA0
A0(DDR200@CL=2)
K4H561638D-TC/LB3
16M x 16
B3(DDR333@CL=2.5)
SSTL2
66pin TSOP II
K4H561638D-TC/LA2
A2(DDR266@CL=2)
K4H561638D-TC/LB0
B0(DDR266@CL=2.5)
K4H561638D-TC/LA0
A0(DDR200@CL=2)
ORDERING INFORMATION
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256Mb
DDR SDRAM
Rev. 0.4 May. 2002
Package Pinout & Dimension
DM is internally loaded to match DQ and DQS identically.
256Mb package Pinout
Column address configuration
V
DD
1
66 PIN TSOP(II)
(400mil x 875mil)
DQ
0
2
V
DDQ
3
NC
4
DQ
1
5
V
SSQ
6
NC
7
DQ
2
8
V
DDQ
9
NC
10
DQ
3
11
V
SSQ
12
BA
0
20
CS
19
RAS
18
CAS
17
WE
16
NC
15
V
DDQ
14
NC
13
V
DD
27
A
3
26
A
2
25
A
1
24
A
0
23
AP/A
10
22
BA
1
21
V
SS
54
DQ
7
53
V
SSQ
52
NC
51
DQ
6
50
V
DDQ
49
NC
48
DQ
5
47
V
SSQ
46
NC
45
DQ
4
44
V
DDQ
43
A
11
35
36
CKE
37
CK
38
DM
39
V
REF
40
V
SSQ
41
NC
42
V
SS
55
A
4
56
A
5
57
A
6
58
A
7
59
A
8
60
A
9
34
(0.65 mm PIN PITCH)
33
32
31
30
29
28
61
62
63
64
65
66
NC
NC
NC
NC
NC
V
DD
NC
DQS
NC
V
SS
CK
NC
A
12
64Mb x 4
32Mb x 8
16Mb x 16
V
SS
NC
V
SSQ
NC
DQ
3
V
DDQ
NC
NC
V
SSQ
NC
DQ
2
V
DDQ
A
11
CKE
CK
DM
V
REF
V
SSQ
NC
V
SS
A
4
A
5
A
6
A
7
A
8
A
9
NC
DQS
NC
V
SS
CK
NC
A
12
V
SS
DQ
15
V
SSQ
DQ
14
DQ
13
V
DDQ
DQ
12
DQ
11
V
SSQ
DQ
10
DQ
9
V
DDQ
A
11
CKE
CK
UDM
V
REF
V
SSQ
DQ
8
V
SS
A
4
A
5
A
6
A
7
A
8
A
9
NC
UDQS
NC
V
SS
CK
NC
A
12
V
DD
NC
V
DDQ
NC
DQ
0
V
SSQ
NC
NC
V
DDQ
NC
DQ
1
V
SSQ
BA
0
CS
RAS
CAS
WE
NC
V
DDQ
NC
V
DD
A
3
A
2
A
1
A
0
AP/A
10
BA
1
NC
NC
NC
NC
NC
V
DD
V
DD
DQ
0
V
DDQ
DQ
1
DQ
2
V
SSQ
DQ
3
DQ
4
V
DDQ
DQ
5
DQ
6
V
SSQ
BA
0
CS
RAS
CAS
WE
LDM
V
DDQ
DQ
7
V
DD
A
3
A
2
A
1
A
0
AP/A
10
BA
1
NC
LDQS
NC
NC
NC
V
DD
Bank Address
BA0-BA1
Row Address
A0-A12
Auto Precharge
A10
MS-024FC
Organization
Column Address
64Mx4
A0-A9, A11
32Mx8
A0-A9
16Mx16
A0-A8
PDF 
ZIP
