STLC5464
MULTI-HDLC WITH n x 64 SWITCHING MATRIX ASSOCIATED
May 1997
PQFP160
(Plastic Quad Flat Pack)
ORDER CODE : STLC5464
.
32 TxHDLCs WITH BROADCASTING CAPA-
BILITY AND/OR CSMA/CR FUNCTION WITH
AUTOMATIC RESTART IN CASE OF TX
FRAME ABORT
.
32 RxHDLCs INCLUDING ADDRESS REC-
OGNITION
.
16 COMMAND/INDICATE CHANNELS (4 OR
6-BIT PRIMITIVE)
.
16 MONITOR CHANNELS PROCESSED IN
ACCORDANCE WITH GCI OR V*
.
256 x 256 SWITCHING MATRIX WITHOUT
BLOCKING AND WITH TIME SLOT SE-
QUENCE INTEGRITY AND LOOPBACK PER
BIDIRECTIONAL CONNECTION
.
DMA CONTROLLER FOR 32 Tx CHANNELS
AND 32 Rx CHANNELS
.
HDLCs AND DMA CONTROLLER ARE CAPA-
BLE OF HANDLING A MIX OF LAPD, LAPB,
SS7, CAS AND PROPRIETARY SIGNALLINGS
.
EXTERNAL SHARED MEMORY ACCESS BE-
TWEEN DMA CONTROLLER AND MICRO-
PROCESSOR
.
SINGLE
MEMORY
SHARED
BETWEEN
n x
MULTI-HDLCs
AND
SINGLE
MICRO-
PROCESSOR ALLOWS TO HANDLE n x 32
CHANNELS
.
BUS ARBITRATION
.
INTERFACE FOR VARIOUS 8,16 OR 32 BIT
MICROPROCESSORS
.
RAM CONTROLLER ALLOWS TO INTER-
FACE UP TO :
-16 MEGABYTES OF DYNAMIC RAM OR
-1 MEGABYTE OF STATIC RAM
.
INTERRUPT
CONTROLLER
TO
STORE
AUTOMATICALLY
EVENTS
IN
SHARED
MEMORY
.
PQFP160 PACKAGE
DESCRIPTION
The STLC5464 is a Subscriber line interface card
controller for Central Office, Central Exchange,
NT2 and PBX capable of handling :
- 16 U Interfaces or
- 2 Megabits line interface cards or
- 16 SLICs (Plain Old Telephone Service) or
- Mixed analogue and digital Interfaces (SLICs or
U Interfaces) or
- 16 S Interfaces
- Switching Network with centralized processing
1/83
CONTENTS
Page
I
PIN INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8
I.1
PIN CONNECTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8
I.2
PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9
I.3
PIN DEFINITION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13
I.3.1
Input Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13
I.3.2
Output Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13
I.3.3
Input/Output Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13
II
BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14
III
FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
III.1
THE SWITCHING MATRIX N x 64 KBits/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
III.1.1
Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
III.1.2
Architecture of the Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
III.1.3
Connection Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
III.1.4
Loop Back Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
III.1.5
Delay through the Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
III.1.5.1
Variable Delay Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
III.1.5.2
Sequence Integrity Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
III.1.6
Connection Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.1.6.1
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.1.6.2
Access to Connection Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.1.6.3
Access to Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.2
HDLC CONTROLLER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.2.1
Function description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.2.1.1
Format of the HDLC Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.2.1.2
Composition of an HDLC Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
III.2.1.3
Description and Functions of the HDLC Bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
III.2.2
CSMA/CR Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
III.2.3
Time Slot Assigner Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
III.2.4
Data Storage Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
III.2.4.1
Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
III.2.4.2
Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
III.2.4.3
Frame Relay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
III.2.5
Transparent Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
III.2.6
Command of the HDLC Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
III.2.6.1
Reception Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
III.2.6.2
Transmission Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
III.3
C/I AND MONITOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
III.3.1
Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
III.3.2
GCI and V* Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
III.3.3
Structure of the Treatment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
III.3.4
CI and Monitor Channel Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
III.3.5
CI and Monitor Transmission/Reception Command . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
III.4
MICROPROCESSOR INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
28
III.4.1
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
28
III.4.2
Definition of the Interface for the different microprocessors . . . . . . . . . . . . . . . . . . . . . .
28
STLC5464
2/83
III.5
MEMORY INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
31
III.5.1
Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
31
III.5.2
Choice of memory versus microprocessor and capacity required . . . . . . . . . . . . . . . . .
31
III.5.3
Memory Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
31
III.5.4
SRAM interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
III.5.4.1
18K x n SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
III.5.4.2
512K x n SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
III.5.5
DRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
III.5.5.1
256K x n DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
III.5.5.2
1M x n DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
III.5.5.3
4M x n DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
III.6
BUS ARBITRATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
III.7
CLOCK SELECTION AND TIME SYNCHRONIZATION . . . . . . . . . . . . . . . . . . . . . . . .
34
III.7.1
Clock Distribution Selection and Supervision . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34
III.7.2
VCXO Frequency Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34
III.8
INTERRUPT CONTROLLER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
III.8.1
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
III.8.2
Operating Interrupts (INT0 Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
III.8.3
Time Base Interrupts (INT1 Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
III.8.4
Emergency Interrupts (WDO Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
III.8.5
Interrupt Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
III.9
WATCHDOG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
36
III.10
RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
36
IV
DC SPECIFICATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
37
V
CLOCK TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
38
V.1
SYNCHRONIZATION SIGNALS DELIVERED BY THE SYSTEM . . . . . . . . . . . . . . . . .
38
V.2
TDM SYNCHRONIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
39
V.3
GCI INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
40
V.4
V* INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
41
VI
MEMORY TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
42
VI.1
DYNAMIC MEMORIES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
42
VI.2
STATIC MEMORIEs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
44
VII
MICROPROCESSOR TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
46
VII.1
ST9 FAMILY MOD0=1, MOD1=0, MOD2=0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
46
VII.2
80C188 MOD0=1, MOD1=1, MOD2=0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48
VII.3
80C186 MOD0=1, MOD1=1, MOD2=1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
50
VII.4
68000 MOD0=0, MOD1=0, MOD2=1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
52
VII.5
TOKEN RING TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
VII.6
MASTER CLOCK TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
CONTENTS (continued)
Page
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3/83
VIII
INTERNAL REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
VIII.1
IDENTIFICATION AND DYNAMIC COMMAND REGISTER . . . . . . . . . . . IDCR (00)H
55
VIII.2
GENERAL CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GCR (02)H
55
VIII.3
INPUT MULTIPLEX CONFIGURATION REGISTER 0 . . . . . . . . . . . . . . . IMCR0 (04)H
57
VIII.4
INPUT MULTIPLEX CONFIGURATION REGISTER 1 . . . . . . . . . . . . . . . IMCR1 (06)H
57
VIII.5
OUTPUT MULTIPLEX CONFIGURATION REGISTER 0 . . . . . . . . . . . . OMCR0 (08)H
57
VIII.6
OUTPUT MULTIPLEX CONFIGURATION REGISTER 1 . . . . . . . . . . . OMCR1 (0A)H
58
VIII.7
SWITCHING MATRIX CONFIGURATION REGISTER. . . . . . . . . . . . . . . SMCR (0C)H
58
VIII.8
CONNECTION MEMORY DATA REGISTER. . . . . . . . . . . . . . . . . . . . . . CMDR (0E)H
59
VIII.9
CONNECTION MEMORY ADDRESS REGISTER . . . . . . . . . . . . . . . . . . CMAR (10)H
60
VIII.10
SEQUENCE FAULT COUNTER REGISTER . . . . . . . . . . . . . . . . . . . . . . SFCR (12)H
61
VIII.11
TIME SLOT ASSIGNER ADDRESS REGISTER . . . . . . . . . . . . . . . . . . . TAAR (14)H
61
VIII.12
TIME SLOT ASSIGNER DATA REGISTER . . . . . . . . . . . . . . . . . . . . . . . TADR (16)H
62
VIII.13
HDLC TRANSMIT COMMAND REGISTER . . . . . . . . . . . . . . . . . . . . . . . HTCR (18)H
62
VIII.14
HDLC RECEIVE COMMAND REGISTER . . . . . . . . . . . . . . . . . . . . . . . . HRCR (1A)H
64
VIII.15
ADDRESS FIELD RECOGNITION ADDRESS REGISTER . . . . . . . . . . AFRAR (1C)H
65
VIII.16
ADDRESS FIELD RECOGNITION DATA REGISTER . . . . . . . . . . . . . . AFRDR (1E)H
66
VIII.17
FILL CHARACTER REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FCR (20)H
66
VIII.18
GCI CHANNELS DEFINITION REGISTER 0 . . . . . . . . . . . . . . . . . . . . . . GCIR0 (22)H
66
VIII.19
GCI CHANNELS DEFINITION REGISTER 1 . . . . . . . . . . . . . . . . . . . . . . GCIR1 (24)H
67
VIII.20
GCI CHANNELS DEFINITION REGISTER 2 . . . . . . . . . . . . . . . . . . . . . . GCIR2 (26)H
67
VIII.21
GCI CHANNELS DEFINITION REGISTER 3 . . . . . . . . . . . . . . . . . . . . . . GCIR3 (28)H
67
VIII.22
TRANSMIT COMMAND / INDICATE REGISTER. . . . . . . . . . . . . . . . . . . . TCIR (2A)H
68
VIII.23
TRANSMIT MONITOR ADDRESS REGISTER . . . . . . . . . . . . . . . . . . . . TMAR (2C)H
69
VIII.24
TRANSMIT MONITOR DATA REGISTER . . . . . . . . . . . . . . . . . . . . . . . . TMDR (2E)H
70
VIII.25
TRANSMIT MONITOR INTERRUPT REGISTER. . . . . . . . . . . . . . . . . . . . TMIR (30)H
70
VIII.26
MEMORY INTERFACE CONFIGURATION REGISTER . . . . . . . . . . . . . . MICR (32)H
70
VIII.27
INITIATE BLOCK ADDRESS REGISTER. . . . . . . . . . . . . . . . . . . . . . . . . . IBAR (34)H
72
VIII.28
INTERRUPT QUEUE SIZE REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . IQSR (36)H
72
VIII.29
INTERRUPT REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . IR (38)H
73
VIII.30
INTERRUPT MASK REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . IMR (3A)H
74
VIII.31
TIME REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TIMR (3C)H
74
VIII.32
TEST REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . TR (3E)H
74
CONTENTS (continued)
Page
STLC5464
4/83
IX
EXTERNAL REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
75
IX.1
NITIALIZATION BLOCK IN EXTERNAL MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . .
75
IX.2
RECEIVE DESCRIPTOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
76
IX.2.1
Bits written by the Microprocessor only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
76
IX.2.2
Bits written by the Rx DMAC only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
76
IX.2.3
Receive Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
76
IX.3
TRANSMIT DESCRIPTOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
IX.3.1
Bits written by the Microprocessor only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
77
IX.3.2
Bits written by the Rx DMAC only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
78
IX.3.3
Transmit Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
78
IX.4
RECEIVE & TRANSMIT HDLC FRAME INTERRUPT . . . . . . . . . . . . . . . . . . . . . . . . . .
78
IX.5
RECEIVE COMMAND / INDICATE INTERRUPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
79
IX.5.1
Receive Command / Indicate Interrupt when TSV = 0 . . . . . . . . . . . . . . . . . . . . . . . . . .
79
IX.5.2
Receive Command / Indicate Interrupt when TSV = 1 . . . . . . . . . . . . . . . . . . . . . . . . . .
80
IX.6
RECEIVE MONITOR INTERRUPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80
IX.6.1
Receive Monitor Interrupt when TSV = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80
IX.6.2
Receive Monitor Interrupt when TSV = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
81
X
PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
82
CONTENTS (continued)
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STLC5464
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