ChipFind - документация

Электронный компонент: Z8023016PSC

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Table of Contents
Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Pins Common to Both the Z85230 and Z80230 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Pin Descriptions Exclusive to the Z85230 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Pin Descriptions Exclusive to the Z80230 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Input/Output Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
ESCC Data Communications Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Z80230/Z85230 Enhancements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
4-Byte Transmit FIFO Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
8-Byte Receive FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Write Register 7 PRIME (WR7') . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
CRC Reception in SDLC Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
TxD Forced High in SDLC with NRZI Encoding When Marking Idle . . . . . . . . . . 27
Improved Transmit Interrupt Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
DPLL Counter Tx Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Read Register 0 Status Latched During Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . 28
Software Interrupt Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Fast SDLC Transmit Data Interrupt Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SDLC FIFO Frame Status Enhancement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
FIFO Enable/Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
FIFO Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
FIFO Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
SDLC Status FIFO Anti-Lock Feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Initializing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Write Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Read Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Z80230 Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Z80230 Write Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Z80230 Read Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Z80230 Interrupt Acknowledge Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Z85230 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Z85230 Read Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Z85230 Write Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Z85230 Interrupt Acknowledge Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
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(QKDQFHG 6HULDO &RPPXQLFDWLRQV &RQWUROOHU
36
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Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Standard Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Miscellaneous . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Z85230 AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Z80230/Z85230 Errata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
IUS Problem Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
IUS Problem Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
RTS Problem Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
RTS Problem Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Automatic TxD Forced High Problem Description . . . . . . . . . . . . . . . . . . . . . . . . 105
Automatic TxD Forced High Problem Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . 106
SDLC FIFO Overflow Problem Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
SDLC FIFO Overflow Problem Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Default RR0 Value Problem Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Default RR0 Value Problem Solution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Default RR10 Value Problem Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Default RR10 Value Problem Solution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
CRC Problem Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
CRC Problem Solution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Z85230 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Z80230 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Package Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Part Number Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
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(QKDQFHG 6HULDO &RPPXQLFDWLRQV &RQWUROOHU
36
Y
List of Figures
Figure 1.
Z85230 Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Figure 2.
Z80230 Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Figure 3.
Z85230 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Figure 4.
Z80230 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Figure 5.
ESCC Transmit Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 6.
ESCC Receive Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Figure 7.
ESCC Interrupt Priority Schedule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 8.
Various ESCC Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Figure 9.
Detecting 5- or 7-Bit Synchronous Characters . . . . . . . . . . . . . . . . . . . . . . 17
Figure 10. SDLC Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 11. Data Encoding Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 12. Write Register 7 Prime (WR7') . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 13. DMA Request on Transmit Deactivation Timing . . . . . . . . . . . . . . . . . . . . 25
Figure 14. TxIP Latching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 15. DPLL Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 16. SDLC Frame Status FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figure 17. SDLC Byte Counting Detail 32
Figure 18. Z80230 Write Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 19. Z80230 Read Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 20. Z80230 Interrupt Acknowledge Cycle Timing . . . . . . . . . . . . . . . . . . . . . . 74
Figure 21. Read Cycle Timing (Z85230) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 22. Write Cycle Timing (Z85230) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 23. Interrupt Acknowledge Cycle Timing (Z85230) . . . . . . . . . . . . . . . . . . . . . 76
Figure 24. Standard and Open-Drain Test Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 25. Z80230 Read/Write Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 26. Z80230 Interrupt Acknowledge Timing Diagram . . . . . . . . . . . . . . . . . . . . 81
Figure 27. Z80230 Reset Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 28. Z80230 General Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 29. Z85230 Read/Write Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 30. Z85230 Reset Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 31. Z85230 Interrupt Acknowledge Timing Diagram . . . . . . . . . . . . . . . . . . . . 92
Figure 32. Z85230 Cycle Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 33. Z85230 System Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100